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MHeinrichs
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-19
@@ -32,7 +32,6 @@
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@@ -40,13 +39,10 @@
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@@ -67,7 +63,7 @@
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<status xil_pn:value="SuccessfullyRun"/>
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<status xil_pn:value="SuccessfullyRun"/>
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<status xil_pn:value="ReadyToRun"/>
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<status xil_pn:value="ReadyToRun"/>
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</transform>
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</transform>
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<status xil_pn:value="SuccessfullyRun"/>
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<status xil_pn:value="ReadyToRun"/>
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@@ -88,7 +84,7 @@
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<status xil_pn:value="SuccessfullyRun"/>
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<status xil_pn:value="SuccessfullyRun"/>
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<status xil_pn:value="ReadyToRun"/>
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<status xil_pn:value="ReadyToRun"/>
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</transform>
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|
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<status xil_pn:value="SuccessfullyRun"/>
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<status xil_pn:value="WarningsGenerated"/>
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<status xil_pn:value="ReadyToRun"/>
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<status xil_pn:value="ReadyToRun"/>
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@@ -98,36 +94,39 @@
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<outfile xil_pn:name="_ngo"/>
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<outfile xil_pn:name="_ngo"/>
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<outfile xil_pn:name="_xmsgs/ngdbuild.xmsgs"/>
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<outfile xil_pn:name="_xmsgs/ngdbuild.xmsgs"/>
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<transform xil_pn:end_ts="1545129213" xil_pn:in_ck="-2520376148396271803" xil_pn:name="TRANEXT_crtProg_xc9500" xil_pn:prop_ck="-6294026017969277533" xil_pn:start_ts="1545129211">
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<outfile xil_pn:name="LAN_IDE_CP.jed"/>
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<status xil_pn:value="SuccessfullyRun"/>
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<status xil_pn:value="ReadyToRun"/>
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<transform xil_pn:name="TRAN_timRpt">
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<transform xil_pn:name="TRAN_timRpt">
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<status xil_pn:value="AbortedRun"/>
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<status xil_pn:value="AbortedRun"/>
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<status xil_pn:value="ReadyToRun"/>
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<status xil_pn:value="ReadyToRun"/>
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<status xil_pn:value="OutOfDateForInputs"/>
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<status xil_pn:value="OutOfDateForInputs"/>
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<status xil_pn:value="OutOfDateForPredecessor"/>
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<status xil_pn:value="InputAdded"/>
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<status xil_pn:value="InputAdded"/>
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<status xil_pn:value="InputChanged"/>
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<status xil_pn:value="InputChanged"/>
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</transform>
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</transform>
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@@ -63,7 +63,7 @@
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<property xil_pn:name="Equivalent Register Removal XST" xil_pn:value="true" xil_pn:valueState="default"/>
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<property xil_pn:name="Equivalent Register Removal XST" xil_pn:value="true" xil_pn:valueState="default"/>
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||||||
<property xil_pn:name="Evaluation Development Board" xil_pn:value="None Specified" xil_pn:valueState="default"/>
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<property xil_pn:name="Evaluation Development Board" xil_pn:value="None Specified" xil_pn:valueState="default"/>
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||||||
<property xil_pn:name="Exhaustive Fit Mode" xil_pn:value="false" xil_pn:valueState="default"/>
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<property xil_pn:name="Exhaustive Fit Mode" xil_pn:value="false" xil_pn:valueState="default"/>
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||||||
<property xil_pn:name="FSM Encoding Algorithm" xil_pn:value="Gray" xil_pn:valueState="non-default" xil_pn:x_locked="true"/>
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<property xil_pn:name="FSM Encoding Algorithm" xil_pn:value="Gray" xil_pn:valueState="non-default"/>
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||||||
<property xil_pn:name="Filter Files From Compile Order" xil_pn:value="true" xil_pn:valueState="default"/>
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<property xil_pn:name="Filter Files From Compile Order" xil_pn:value="true" xil_pn:valueState="default"/>
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<property xil_pn:name="Functional Model Target Language ArchWiz" xil_pn:value="VHDL" xil_pn:valueState="default"/>
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<property xil_pn:name="Functional Model Target Language ArchWiz" xil_pn:value="VHDL" xil_pn:valueState="default"/>
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||||||
<property xil_pn:name="Functional Model Target Language Coregen" xil_pn:value="VHDL" xil_pn:valueState="default"/>
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<property xil_pn:name="Functional Model Target Language Coregen" xil_pn:value="VHDL" xil_pn:valueState="default"/>
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@@ -97,7 +97,7 @@
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<property xil_pn:name="Language" xil_pn:value="VHDL" xil_pn:valueState="default"/>
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<property xil_pn:name="Language" xil_pn:value="VHDL" xil_pn:valueState="default"/>
|
||||||
<property xil_pn:name="Last Applied Goal" xil_pn:value="Balanced" xil_pn:valueState="default"/>
|
<property xil_pn:name="Last Applied Goal" xil_pn:value="Balanced" xil_pn:valueState="default"/>
|
||||||
<property xil_pn:name="Last Applied Strategy" xil_pn:value="area;C:/Users/Matze/Amiga/Hardwarehacks/Zorro-LAN-IDE/Logic/LAN_IDE/area.xds" xil_pn:valueState="non-default"/>
|
<property xil_pn:name="Last Applied Strategy" xil_pn:value="area;C:/Users/Matze/Amiga/Hardwarehacks/Zorro-LAN-IDE/Logic/LAN_IDE/area.xds" xil_pn:valueState="non-default"/>
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||||||
<property xil_pn:name="Last Unlock Status" xil_pn:value="false" xil_pn:valueState="default"/>
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<property xil_pn:name="Last Unlock Status" xil_pn:value="true" xil_pn:valueState="non-default"/>
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||||||
<property xil_pn:name="Launch SDK after Export" xil_pn:value="true" xil_pn:valueState="default"/>
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<property xil_pn:name="Launch SDK after Export" xil_pn:value="true" xil_pn:valueState="default"/>
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||||||
<property xil_pn:name="Library for Verilog Sources" xil_pn:value="" xil_pn:valueState="default"/>
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<property xil_pn:name="Library for Verilog Sources" xil_pn:value="" xil_pn:valueState="default"/>
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||||||
<property xil_pn:name="Load glbl" xil_pn:value="true" xil_pn:valueState="default"/>
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<property xil_pn:name="Load glbl" xil_pn:value="true" xil_pn:valueState="default"/>
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||||||
@@ -112,7 +112,7 @@
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|||||||
<property xil_pn:name="Netlist Hierarchy" xil_pn:value="As Optimized" xil_pn:valueState="default"/>
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<property xil_pn:name="Netlist Hierarchy" xil_pn:value="As Optimized" xil_pn:valueState="default"/>
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||||||
<property xil_pn:name="Number of Clock Buffers" xil_pn:value="4" xil_pn:valueState="default"/>
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<property xil_pn:name="Number of Clock Buffers" xil_pn:value="4" xil_pn:valueState="default"/>
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||||||
<property xil_pn:name="Optimization Effort" xil_pn:value="Normal" xil_pn:valueState="default"/>
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<property xil_pn:name="Optimization Effort" xil_pn:value="Normal" xil_pn:valueState="default"/>
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<property xil_pn:name="Optimization Goal" xil_pn:value="Speed" xil_pn:valueState="default" xil_pn:x_locked="true"/>
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<property xil_pn:name="Optimization Goal" xil_pn:value="Speed" xil_pn:valueState="default"/>
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<property xil_pn:name="Other CPLD Fitter Command Line Options" xil_pn:value="" xil_pn:valueState="default"/>
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<property xil_pn:name="Other CPLD Fitter Command Line Options" xil_pn:value="" xil_pn:valueState="default"/>
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<property xil_pn:name="Other Compiler Options" xil_pn:value="" xil_pn:valueState="default"/>
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<property xil_pn:name="Other Compiler Options" xil_pn:value="" xil_pn:valueState="default"/>
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<property xil_pn:name="Other Compiler Options Fit" xil_pn:value="" xil_pn:valueState="default"/>
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<property xil_pn:name="Other Compiler Options Fit" xil_pn:value="" xil_pn:valueState="default"/>
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@@ -155,7 +155,7 @@
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|||||||
<property xil_pn:name="Run for Specified Time Map" xil_pn:value="true" xil_pn:valueState="default"/>
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<property xil_pn:name="Run for Specified Time Map" xil_pn:value="true" xil_pn:valueState="default"/>
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<property xil_pn:name="Run for Specified Time Par" xil_pn:value="true" xil_pn:valueState="default"/>
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<property xil_pn:name="Run for Specified Time Par" xil_pn:value="true" xil_pn:valueState="default"/>
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<property xil_pn:name="Run for Specified Time Translate" xil_pn:value="true" xil_pn:valueState="default"/>
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<property xil_pn:name="Run for Specified Time Translate" xil_pn:value="true" xil_pn:valueState="default"/>
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<property xil_pn:name="Safe Implementation" xil_pn:value="No" xil_pn:valueState="default" xil_pn:x_locked="true"/>
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<property xil_pn:name="Safe Implementation" xil_pn:value="No" xil_pn:valueState="default"/>
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<property xil_pn:name="Selected Module Instance Name" xil_pn:value="" xil_pn:valueState="default"/>
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<property xil_pn:name="Selected Module Instance Name" xil_pn:value="" xil_pn:valueState="default"/>
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<property xil_pn:name="Selected Simulation Root Source Node Behavioral" xil_pn:value="" xil_pn:valueState="default"/>
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<property xil_pn:name="Selected Simulation Root Source Node Behavioral" xil_pn:value="" xil_pn:valueState="default"/>
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<property xil_pn:name="Selected Simulation Root Source Node Post-Map" xil_pn:value="" xil_pn:valueState="default"/>
|
<property xil_pn:name="Selected Simulation Root Source Node Post-Map" xil_pn:value="" xil_pn:valueState="default"/>
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File diff suppressed because it is too large
Load Diff
File diff suppressed because it is too large
Load Diff
File diff suppressed because it is too large
Load Diff
@@ -30,7 +30,7 @@ NGDBUILD Design Results Summary:
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Number of errors: 0
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Number of errors: 0
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Number of warnings: 1
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Number of warnings: 1
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Total memory usage is 4418764 kilobytes
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Total memory usage is 4418712 kilobytes
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Writing NGD file "LAN_IDE_CP.ngd" ...
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Writing NGD file "LAN_IDE_CP.ngd" ...
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Total REAL time to NGDBUILD completion: 5 sec
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Total REAL time to NGDBUILD completion: 5 sec
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@@ -184,3 +184,53 @@ cpldfit -intstyle ise -p xc95288xl-10-TQ144 -ofmt vhdl -optimize speed -htmlrpt
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XSLTProcess LAN_IDE_CP_build.xml
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XSLTProcess LAN_IDE_CP_build.xml
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tsim -intstyle ise LAN_IDE_CP LAN_IDE_CP.nga
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tsim -intstyle ise LAN_IDE_CP LAN_IDE_CP.nga
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hprep6 -s IEEE1149 -n LAN_IDE_CP -i LAN_IDE_CP
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hprep6 -s IEEE1149 -n LAN_IDE_CP -i LAN_IDE_CP
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xst -intstyle ise -ifn "C:/Users/Matze/Amiga/Hardwarehacks/Zorro-LAN-IDE/Logic/LAN_IDE/LAN_IDE_CP.xst" -ofn "C:/Users/Matze/Amiga/Hardwarehacks/Zorro-LAN-IDE/Logic/LAN_IDE/LAN_IDE_CP.syr"
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ngdbuild -intstyle ise -dd _ngo -uc pinlist.ucf -p xc95288xl-TQ144-10 LAN_IDE_CP.ngc LAN_IDE_CP.ngd
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cpldfit -intstyle ise -p xc95288xl-10-TQ144 -ofmt vhdl -optimize speed -htmlrpt -loc on -slew fast -init low -inputs 54 -pterms 25 -unused float -power std -terminate keeper LAN_IDE_CP.ngd
|
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xst -intstyle ise -ifn "C:/Users/Matze/Amiga/Hardwarehacks/Zorro-LAN-IDE/Logic/LAN_IDE/LAN_IDE_CP.xst" -ofn "C:/Users/Matze/Amiga/Hardwarehacks/Zorro-LAN-IDE/Logic/LAN_IDE/LAN_IDE_CP.syr"
|
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ngdbuild -intstyle ise -dd _ngo -uc pinlist.ucf -p xc95288xl-TQ144-10 LAN_IDE_CP.ngc LAN_IDE_CP.ngd
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cpldfit -intstyle ise -p xc95288xl-10-TQ144 -ofmt vhdl -optimize speed -htmlrpt -loc on -slew fast -init low -inputs 54 -pterms 25 -unused float -power std -terminate keeper LAN_IDE_CP.ngd
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xst -intstyle ise -ifn "C:/Users/Matze/Amiga/Hardwarehacks/Zorro-LAN-IDE/Logic/LAN_IDE/LAN_IDE_CP.xst" -ofn "C:/Users/Matze/Amiga/Hardwarehacks/Zorro-LAN-IDE/Logic/LAN_IDE/LAN_IDE_CP.syr"
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ngdbuild -intstyle ise -dd _ngo -uc pinlist.ucf -p xc95288xl-TQ144-10 LAN_IDE_CP.ngc LAN_IDE_CP.ngd
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cpldfit -intstyle ise -p xc95288xl-10-TQ144 -ofmt vhdl -optimize speed -htmlrpt -loc on -slew fast -init low -inputs 54 -pterms 25 -unused float -power std -terminate keeper LAN_IDE_CP.ngd
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xst -intstyle ise -ifn "C:/Users/Matze/Amiga/Hardwarehacks/Zorro-LAN-IDE/Logic/LAN_IDE/LAN_IDE_CP.xst" -ofn "C:/Users/Matze/Amiga/Hardwarehacks/Zorro-LAN-IDE/Logic/LAN_IDE/LAN_IDE_CP.syr"
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ngdbuild -intstyle ise -dd _ngo -uc pinlist.ucf -p xc95288xl-TQ144-10 LAN_IDE_CP.ngc LAN_IDE_CP.ngd
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cpldfit -intstyle ise -p xc95288xl-10-TQ144 -ofmt vhdl -optimize speed -htmlrpt -loc on -slew fast -init low -inputs 54 -pterms 25 -unused float -power std -terminate keeper LAN_IDE_CP.ngd
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xst -intstyle ise -ifn "C:/Users/Matze/Amiga/Hardwarehacks/Zorro-LAN-IDE/Logic/LAN_IDE/LAN_IDE_CP.xst" -ofn "C:/Users/Matze/Amiga/Hardwarehacks/Zorro-LAN-IDE/Logic/LAN_IDE/LAN_IDE_CP.syr"
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ngdbuild -intstyle ise -dd _ngo -uc pinlist.ucf -p xc95288xl-TQ144-10 LAN_IDE_CP.ngc LAN_IDE_CP.ngd
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cpldfit -intstyle ise -p xc95288xl-10-TQ144 -ofmt vhdl -optimize speed -htmlrpt -loc on -slew fast -init low -inputs 54 -pterms 25 -unused float -power std -terminate keeper LAN_IDE_CP.ngd
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xst -intstyle ise -ifn "C:/Users/Matze/Amiga/Hardwarehacks/Zorro-LAN-IDE/Logic/LAN_IDE/LAN_IDE_CP.xst" -ofn "C:/Users/Matze/Amiga/Hardwarehacks/Zorro-LAN-IDE/Logic/LAN_IDE/LAN_IDE_CP.syr"
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ngdbuild -intstyle ise -dd _ngo -uc pinlist.ucf -p xc95288xl-TQ144-10 LAN_IDE_CP.ngc LAN_IDE_CP.ngd
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ngdbuild -intstyle ise -dd _ngo -uc pinlist.ucf -p xc95288xl-TQ144-10 LAN_IDE_CP.ngc LAN_IDE_CP.ngd
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ngdbuild -intstyle ise -dd _ngo -uc pinlist.ucf -p xc95288xl-TQ144-10 LAN_IDE_CP.ngc LAN_IDE_CP.ngd
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cpldfit -intstyle ise -p xc95288xl-10-TQ144 -ofmt vhdl -optimize speed -htmlrpt -loc on -slew fast -init low -inputs 54 -pterms 25 -unused float -power std -terminate keeper LAN_IDE_CP.ngd
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@@ -115,84 +115,87 @@ A<23> S:PIN86
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;The remaining section of the .gyd file is for documentation purposes only.
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;The remaining section of the .gyd file is for documentation purposes only.
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;It shows where your internal equations were placed in the last successful fit.
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;It shows where your internal equations were placed in the last successful fit.
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||||||
PARTITION FB1_1 LAN_RST_SM_FSM_FFd1 LAN_IRQ_D0 LAN_CS_RST LAN_WRL_S
|
PARTITION FB1_1 EXP22_ EXP23_
|
||||||
D_5_IOBUFE D_4_IOBUFE LAN_WRH_S ROM_B_0_OBUF$BUF5
|
PARTITION FB1_5 D_5_IOBUFE D_4_IOBUFE
|
||||||
LAN_RST_SM_FSM_FFd3 ROM_B_0_OBUF$BUF4 LAN_RST_SM_FSM_FFd2 ROM_B_0_OBUF$BUF8
|
PARTITION FB1_8 ROM_B_0_OBUF$BUF5
|
||||||
LAN_IRQ_OUT ROM_B_0_OBUF$BUF6 ROM_B_0_OBUF$BUF7 LAN_SM_FSM_FFd1
|
PARTITION FB1_10 ROM_B_0_OBUF$BUF4
|
||||||
ROM_B_0_OBUF$BUF3 LAN_READY
|
PARTITION FB1_12 ROM_B_0_OBUF$BUF8
|
||||||
PARTITION FB2_1 LAN_BASEADR<0> A_LAN_4_OBUF A_LAN_7_OBUF LAN_BASEADR<11>
|
PARTITION FB1_14 ROM_B_0_OBUF$BUF6 ROM_B_0_OBUF$BUF7 DQ_DATA<6> ROM_B_0_OBUF$BUF3
|
||||||
A_LAN_6_OBUF N0$BUF5 LAN_BASEADR<12> N0$BUF3
|
$OpTx$INV$1
|
||||||
SHUT_UP D_6_IOBUFE
|
PARTITION FB2_1 LAN_BASEADR<6> A_LAN_4_OBUF A_LAN_7_OBUF LAN_BASEADR<5>
|
||||||
PARTITION FB2_12 D_3_IOBUFE EXP22_ D_7_IOBUFE D_1_IOBUFE
|
A_LAN_6_OBUF N0$BUF5 LAN_BASEADR<4> N0$BUF3
|
||||||
LAN_BASEADR<10> D_8_IOBUFE EXP23_
|
LAN_BASEADR<3> D_6_IOBUFE LAN_BASEADR<2> D_3_IOBUFE
|
||||||
|
LAN_BASEADR<1> D_7_IOBUFE D_1_IOBUFE LAN_BASEADR<15>
|
||||||
|
D_8_IOBUFE AUTO_CONFIG_DONE_CYCLE
|
||||||
PARTITION FB3_2 ROM_B_0_OBUF$BUF2
|
PARTITION FB3_2 ROM_B_0_OBUF$BUF2
|
||||||
PARTITION FB3_14 N0$BUF6
|
PARTITION FB3_14 N0$BUF6
|
||||||
|
|
||||||
PARTITION FB4_1 EXP24_ D_0_IOBUFE CONFIG_READY LAN_BASEADR<6>
|
PARTITION FB4_2 D_0_IOBUFE
|
||||||
A_LAN_1_OBUF A_LAN_0_OBUF LAN_BASEADR<5> A_LAN_3_OBUF
|
PARTITION FB4_4 LAN_WR_RST A_LAN_1_OBUF A_LAN_0_OBUF LAN_RST_SM_FSM_FFd1
|
||||||
LAN_BASEADR<3> LAN_BASEADR<4> EXP25_ A_LAN_2_OBUF
|
A_LAN_3_OBUF LAN_IRQ_D0 LAN_CS_RST $OpTx$FX_DC$44
|
||||||
LAN_BASEADR<2> A_LAN_5_OBUF LAN_BASEADR<1> EXP26_
|
A_LAN_2_OBUF $OpTx$FX_DC$41 A_LAN_5_OBUF LAN_RST_SM_FSM_FFd3
|
||||||
D_OUT<5> D_OUT<4>
|
LAN_RST_SM_FSM_FFd2 LAN_IRQ_OUT DQ_DATA<11>
|
||||||
PARTITION FB5_1 AUTO_CONFIG_DONE_CYCLE ROM_B_0_OBUF$BUF11 EXP27_ LAN_BASEADR<13>
|
PARTITION FB5_2 ROM_B_0_OBUF$BUF11
|
||||||
ROM_B_0_OBUF EXP28_ LAN_BASEADR<14> LAN_BASEADR<15>
|
PARTITION FB5_5 ROM_B_0_OBUF LAN_A_INIT<3> $OpTx$FX_DC$26 LAN_D_INIT<8>
|
||||||
EXP29_ D_2_IOBUFE EXP30_ D_9_IOBUFE
|
LAN_D_INIT<1> D_2_IOBUFE LAN_A_INIT<6> D_9_IOBUFE
|
||||||
EXP31_ D_10_IOBUFE D_11_IOBUFE EXP32_
|
LAN_INT_ENABLE D_10_IOBUFE D_11_IOBUFE DQ_DATA<7>
|
||||||
D_12_IOBUFE $OpTx$FX_DC$118__$INT
|
D_12_IOBUFE DQ_DATA<15>
|
||||||
PARTITION FB6_1 $OpTx$INV$205 N0$BUF4 A_LAN_12_OBUF
|
PARTITION FB6_2 N0$BUF4 A_LAN_12_OBUF
|
||||||
PARTITION FB6_5 A_LAN_13_OBUF A_LAN_10_OBUF
|
PARTITION FB6_5 A_LAN_13_OBUF A_LAN_10_OBUF
|
||||||
PARTITION FB6_8 A_LAN_11_OBUF N0$BUF7/N0$BUF7_TRST__$INT A_LAN_8_OBUF Z3_ADR<7>
|
PARTITION FB6_8 A_LAN_11_OBUF
|
||||||
Z3_ADR<6> Z3_ADR<5> A_LAN_9_OBUF Z3_ADR<4>
|
PARTITION FB6_10 A_LAN_8_OBUF $OpTx$FX_DC$48 $OpTx$FX_DC$45 Z3_ADR<2>
|
||||||
Z3_ADR<3> Z3_ADR<2> EXP33_
|
A_LAN_9_OBUF Z3_ADR<13> Z3_ADR<12> Z3_ADR<11>
|
||||||
PARTITION FB7_1 D_OUT<6> $OpTx$FX_DC$112 D_13_IOBUFE EXP34_
|
AUTOCONFIG_ACCESS
|
||||||
D_14_IOBUFE EXP35_ $OpTx$FX_SC$119__$INT EXP36_
|
PARTITION FB7_3 D_13_IOBUFE Z3_ADR_1/Z3_ADR_1_SETF D_14_IOBUFE $OpTx$FX_DC$27
|
||||||
LAN_BASEADR<9> EXP37_ LAN_BASEADR<8> D_15_IOBUFE
|
Z3_ADR_1 Z3_ADR_0 Z3_ADR<9> Z3_ADR<8>
|
||||||
LAN_BASEADR<7> EXP38_ EXP39_ D_OUT<2>
|
Z3_ADR<7> D_15_IOBUFE Z3_ADR<6> Z3_ADR<5>
|
||||||
EXP40_ D_OUT<1>
|
Z3_ADR<4> Z3_ADR<3> LAN_ACCESS DQ_SWAP
|
||||||
PARTITION FB8_1 EXP41_ DQ_12_IOBUFE DQ_14_IOBUFE Z3_ADR<13>
|
|
||||||
LAN_WRH_OBUF
|
|
||||||
PARTITION FB8_7 Z3_ADR<12> LAN_CS_OBUF Z3_ADR<11> LAN_RD_OBUF
|
|
||||||
Z3_ADR<10> EXP42_ LAN_ACCESS EXP43_
|
|
||||||
EXP44_ EXP45_ EXP46_ DQ_SWAP
|
|
||||||
|
|
||||||
PARTITION FB9_1 EXP47_ EXP48_ EXP49_ DQ_DATA<7>
|
PARTITION FB8_1 EXP24_ DQ_12_IOBUFE DQ_14_IOBUFE
|
||||||
EXP50_ LAN_SM_FSM_FFd2 EXP51_ LAN_SM_FSM_FFd4
|
PARTITION FB8_5 LAN_WRH_OBUF
|
||||||
DQ_DATA<6> EXP52_ Z3_DATA<0> EXP53_
|
PARTITION FB8_8 LAN_CS_OBUF
|
||||||
Z3_A_LOW Z3_DATA<1> EXP54_ DQ_DATA<15>
|
PARTITION FB8_10 LAN_RD_OBUF
|
||||||
Z3_DATA<2> DQ_DATA<14>
|
PARTITION FB8_15 $OpTx$INV$2 DQ_DATA<14> DQ_DATA<13> DQ_DATA<12>
|
||||||
PARTITION FB10_2 DQ_1_IOBUFE DQ_0_IOBUFE
|
|
||||||
PARTITION FB10_5 DQ_3_IOBUFE DQ_2_IOBUFE
|
PARTITION FB9_1 CONFIG_READY/CONFIG_READY_CE LAN_SM_FSM_FFd9 LAN_SM_FSM_FFd5 LAN_SM_FSM_FFd11
|
||||||
PARTITION FB10_8 DQ_5_IOBUFE LAN_SM_RST DQ_4_IOBUFE DQ_7_IOBUFE
|
LAN_SM_FSM_FFd1 DQ_11_IOBUFE/DQ_11_IOBUFE_TRST CONFIG_READY $OpTx$FX_DC$306
|
||||||
DQ_6_IOBUFE LAN_INT_ENABLE DQ_8_IOBUFE D_OUT<7>
|
LAN_SM_FSM_FFd8 LAN_SM_FSM_FFd7 Z3_DATA<0> LAN_SM_FSM_FFd10
|
||||||
D_OUT<3> DQ_10_IOBUFE D_OUT<0>
|
LAN_READY Z3_DATA<1> LAN_RD_S Z3_DATA<29>
|
||||||
PARTITION FB11_1 DQ_DATA<10> EXP55_ Z3_DATA<3>
|
Z3_DATA<2> Z3_DATA<21>
|
||||||
PARTITION FB11_5 Z3_DATA<4> Z3_DATA<30> Z3_DATA<29> Z3_DATA<22>
|
PARTITION FB10_1 LAN_SM_FSM_FFd12 DQ_1_IOBUFE DQ_0_IOBUFE LAN_SM_FSM_FFd4
|
||||||
Z3_DATA<21> Z3_DATA<5> Z3_DATA<6> ROM_B_0_OBUF$BUF1
|
DQ_3_IOBUFE DQ_2_IOBUFE LAN_SM_FSM_FFd2 DQ_5_IOBUFE
|
||||||
DQ_DATA<2> ROM_B_0_OBUF$BUF0 EXP56_ DQ_DATA<11>
|
$OpTx$FX_SC$319 DQ_4_IOBUFE DQ_7_IOBUFE DQ_6_IOBUFE
|
||||||
ROM_B_0_OBUF$BUF9 EXP57_
|
$OpTx$FX_SC$318 DQ_8_IOBUFE LAN_WRH_S DQ_DATA<2>
|
||||||
PARTITION FB12_2 N0$BUF2
|
DQ_10_IOBUFE DQ_DATA<10>
|
||||||
|
PARTITION FB11_1 SHUT_UP LAN_BASEADR<9> Z3_DATA<3> LAN_BASEADR<8>
|
||||||
|
Z3_DATA<4> LAN_BASEADR<7> LAN_BASEADR<14> LAN_BASEADR<13>
|
||||||
|
LAN_BASEADR<12> Z3_DATA<5> Z3_DATA<6> ROM_B_0_OBUF$BUF1
|
||||||
|
LAN_BASEADR<11> ROM_B_0_OBUF$BUF0 LAN_BASEADR<10> LAN_BASEADR<0>
|
||||||
|
ROM_B_0_OBUF$BUF9 D_OUT<5>
|
||||||
|
PARTITION FB12_1 EXP25_ N0$BUF2
|
||||||
PARTITION FB12_5 DQ_15_IOBUFE
|
PARTITION FB12_5 DQ_15_IOBUFE
|
||||||
PARTITION FB12_8 DQ_13_IOBUFE
|
PARTITION FB12_8 DQ_13_IOBUFE
|
||||||
PARTITION FB12_10 DQ_11_IOBUFE
|
PARTITION FB12_10 DQ_11_IOBUFE
|
||||||
PARTITION FB12_12 DQ_9_IOBUFE Z3_ADR_1/Z3_ADR_1_SETF__$INT LAN_WR_RST LAN_D_INIT<8>
|
PARTITION FB12_12 DQ_9_IOBUFE N0$BUF7/N0$BUF7_TRST $OpTx$FX_DC$47 $OpTx$FX_DC$46
|
||||||
LAN_D_INIT<1> LAN_A_INIT<6> AUTOCONFIG_ACCESS
|
Z3_ADR<10> DQ_DATA<9> DQ_DATA<8>
|
||||||
PARTITION FB13_1 DQ_DATA<1> ROM_B_0_OBUF$BUF10
|
PARTITION FB13_1 EXP26_ ROM_B_0_OBUF$BUF10
|
||||||
PARTITION FB13_5 EXP58_ DQ_DATA<3> EXP59_ Z3_DATA<7>
|
PARTITION FB13_8 Z3_DATA<7>
|
||||||
|
PARTITION FB13_11 Z3_DATA<0>/Z3_DATA<0>_TRST LAN_SM_RST $OpTx$FX_DC$11 LAN_WRL_OBUF
|
||||||
PARTITION FB13_11 EXP60_ DQ_DATA<8> EXP61_ LAN_WRL_OBUF
|
$OpTx$FX_DC$10 LAN_WRL_S DQ_DATA<1> DQ_DATA<0>
|
||||||
LAN_RD_S DQ_DATA<9> EXP62_ LAN_A_INIT<3>
|
|
||||||
|
|
||||||
|
PARTITION FB14_1 EXP27_
|
||||||
PARTITION FB14_3 N0$BUF0
|
PARTITION FB14_3 N0$BUF0
|
||||||
PARTITION FB14_11 CFOUT_OBUF
|
PARTITION FB14_10 $OpTx$FX_DC$7 CFOUT_OBUF $OpTx$FX_DC$18 $OpTx$FX_DC$17
|
||||||
PARTITION FB14_13 Z3_ADR_1 SLAVE_OBUF N0 Z3_ADR_0
|
SLAVE_OBUF N0 DQ_DATA<5> DQ_DATA<4>
|
||||||
Z3_ADR<9> Z3_ADR<8>
|
DQ_DATA<3>
|
||||||
PARTITION FB15_1 DQ_DATA<12> LAN_SM_FSM_FFd3 EXP63_ Z3_DATA<31>
|
PARTITION FB15_1 LAN_SM_FSM_FFd6 D_OUT<7> D_OUT<3> D_OUT<0>
|
||||||
EXP64_ DQ_DATA<4> DQ_DATA<5> EXP65_
|
LAN_SM_FSM_FFd3 D_OUT<2> Z3_DATA<31> Z3_DATA<30>
|
||||||
EXP66_ EXP67_ DQ_DATA<13> N0$BUF7
|
Z3_DATA<23> Z3_DATA<22> D_OUT<6> N0$BUF7
|
||||||
Z3_DATA<23> Z3_DATA<15> Z3_DATA<14>
|
D_OUT<4> Z3_DATA<15> Z3_DATA<14> D_OUT<1>
|
||||||
PARTITION FB15_17 Z3_DATA<13> EXP68_
|
Z3_DATA<13> D_9_IOBUFE/D_9_IOBUFE_TRST
|
||||||
PARTITION FB16_1 Z3_DATA<28> Z3_DATA<12> Z3_DATA<11> Z3_DATA<27>
|
PARTITION FB16_1 $OpTx$FX_DC$325 Z3_DATA<12> Z3_DATA<11> Z3_DATA<28>
|
||||||
Z3_DATA<26> Z3_DATA<10> Z3_DATA<25> Z3_DATA<9>
|
Z3_DATA<27> Z3_DATA<10> Z3_DATA<26> Z3_DATA<9>
|
||||||
Z3_DATA<24> N0$BUF1 Z3_DATA<8> Z3_DATA<19>
|
Z3_DATA<25> N0$BUF1 Z3_DATA<8> Z3_DATA<24>
|
||||||
Z3_DATA<18> Z3_DATA<17> Z3_DATA<16> DQ_DATA<0>
|
Z3_DATA<20> Z3_DATA<19> Z3_DATA<18> Z3_DATA<17>
|
||||||
EXP69_ Z3_DATA<20>
|
Z3_DATA<16> Z3_A_LOW
|
||||||
|
|
||||||
|
|||||||
+1331
-1331
File diff suppressed because it is too large
Load Diff
+1728
-3466
File diff suppressed because it is too large
Load Diff
File diff suppressed because one or more lines are too long
File diff suppressed because one or more lines are too long
File diff suppressed because one or more lines are too long
File diff suppressed because one or more lines are too long
@@ -1,7 +1,7 @@
|
|||||||
Release 8.1i - Fit P.20131013
|
Release 8.1i - Fit P.20131013
|
||||||
Copyright(c) 1995-2003 Xilinx Inc. All rights reserved
|
Copyright(c) 1995-2003 Xilinx Inc. All rights reserved
|
||||||
|
|
||||||
12-18-2018 10:54PM
|
12-19-2018 6:44PM
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NOTE: This file is designed to be imported into a spreadsheet program
|
NOTE: This file is designed to be imported into a spreadsheet program
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such as Microsoft Excel for viewing, printing and sorting. The pipe '|'
|
such as Microsoft Excel for viewing, printing and sorting. The pipe '|'
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|||||||
File diff suppressed because one or more lines are too long
+1337
-2022
File diff suppressed because it is too large
Load Diff
@@ -4,13 +4,13 @@ Copyright (c) 1995-2013 Xilinx, Inc. All rights reserved.
|
|||||||
|
|
||||||
|
|
||||||
Total REAL time to Xst completion: 0.00 secs
|
Total REAL time to Xst completion: 0.00 secs
|
||||||
Total CPU time to Xst completion: 0.14 secs
|
Total CPU time to Xst completion: 0.13 secs
|
||||||
|
|
||||||
--> Parameter xsthdpdir set to xst
|
--> Parameter xsthdpdir set to xst
|
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|
|
||||||
|
|
||||||
Total REAL time to Xst completion: 0.00 secs
|
Total REAL time to Xst completion: 0.00 secs
|
||||||
Total CPU time to Xst completion: 0.14 secs
|
Total CPU time to Xst completion: 0.13 secs
|
||||||
|
|
||||||
--> Reading design: LAN_IDE_CP.prj
|
--> Reading design: LAN_IDE_CP.prj
|
||||||
|
|
||||||
@@ -43,7 +43,7 @@ Target Device : XC9500XL CPLDs
|
|||||||
---- Source Options
|
---- Source Options
|
||||||
Top Module Name : LAN_IDE_CP
|
Top Module Name : LAN_IDE_CP
|
||||||
Automatic FSM Extraction : YES
|
Automatic FSM Extraction : YES
|
||||||
FSM Encoding Algorithm : Gray
|
FSM Encoding Algorithm : Auto
|
||||||
Safe Implementation : No
|
Safe Implementation : No
|
||||||
Mux Extraction : Yes
|
Mux Extraction : Yes
|
||||||
Resource Sharing : YES
|
Resource Sharing : YES
|
||||||
@@ -71,8 +71,6 @@ wysiwyg : NO
|
|||||||
|
|
||||||
=========================================================================
|
=========================================================================
|
||||||
|
|
||||||
Setting FSM Encoding Algorithm to : Gray
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|
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||||||
|
|
||||||
=========================================================================
|
=========================================================================
|
||||||
* HDL Compilation *
|
* HDL Compilation *
|
||||||
@@ -120,15 +118,15 @@ INFO:Xst:1799 - State start_read_upper is never reached in FSM <LAN_SM>.
|
|||||||
Found finite state machine <FSM_0> for signal <LAN_SM>.
|
Found finite state machine <FSM_0> for signal <LAN_SM>.
|
||||||
-----------------------------------------------------------------------
|
-----------------------------------------------------------------------
|
||||||
| States | 12 |
|
| States | 12 |
|
||||||
| Transitions | 21 |
|
| Transitions | 17 |
|
||||||
| Inputs | 5 |
|
| Inputs | 3 |
|
||||||
| Outputs | 12 |
|
| Outputs | 12 |
|
||||||
| Clock | CLK_EXT (rising_edge) |
|
| Clock | CLK_EXT (rising_edge) |
|
||||||
| Reset | LAN_SM_RST (positive) |
|
| Reset | LAN_SM_RST (positive) |
|
||||||
| Reset type | asynchronous |
|
| Reset type | asynchronous |
|
||||||
| Reset State | nop |
|
| Reset State | nop |
|
||||||
| Power Up State | nop |
|
| Power Up State | nop |
|
||||||
| Encoding | gray |
|
| Encoding | automatic |
|
||||||
| Implementation | automatic |
|
| Implementation | automatic |
|
||||||
-----------------------------------------------------------------------
|
-----------------------------------------------------------------------
|
||||||
Found finite state machine <FSM_1> for signal <LAN_RST_SM>.
|
Found finite state machine <FSM_1> for signal <LAN_RST_SM>.
|
||||||
@@ -142,7 +140,7 @@ INFO:Xst:1799 - State start_read_upper is never reached in FSM <LAN_SM>.
|
|||||||
| Reset type | asynchronous |
|
| Reset type | asynchronous |
|
||||||
| Reset State | nop |
|
| Reset State | nop |
|
||||||
| Power Up State | nop |
|
| Power Up State | nop |
|
||||||
| Encoding | gray |
|
| Encoding | automatic |
|
||||||
| Implementation | automatic |
|
| Implementation | automatic |
|
||||||
-----------------------------------------------------------------------
|
-----------------------------------------------------------------------
|
||||||
Found 16x8-bit ROM for signal <D_OUT$mux0004>.
|
Found 16x8-bit ROM for signal <D_OUT$mux0004>.
|
||||||
@@ -175,12 +173,13 @@ INFO:Xst:1799 - State start_read_upper is never reached in FSM <LAN_SM>.
|
|||||||
Found 1-bit register for signal <AUTOCONFIG_ACCESS>.
|
Found 1-bit register for signal <AUTOCONFIG_ACCESS>.
|
||||||
Found 1-bit register for signal <CONFIG_READY>.
|
Found 1-bit register for signal <CONFIG_READY>.
|
||||||
Found 8-bit register for signal <D_OUT>.
|
Found 8-bit register for signal <D_OUT>.
|
||||||
|
Found 4-bit comparator less for signal <DQ$cmp_lt0000> created at line 533.
|
||||||
Found 16-bit register for signal <DQ_DATA>.
|
Found 16-bit register for signal <DQ_DATA>.
|
||||||
Found 1-bit register for signal <DQ_SWAP>.
|
Found 1-bit register for signal <DQ_SWAP>.
|
||||||
Found 2-bit comparator less for signal <DQ_SWAP$cmp_lt0000> created at line 248.
|
Found 2-bit comparator less for signal <DQ_SWAP$cmp_lt0000> created at line 249.
|
||||||
Found 14-bit register for signal <LAN_A_INIT>.
|
Found 14-bit register for signal <LAN_A_INIT>.
|
||||||
Found 1-bit register for signal <LAN_ACCESS>.
|
Found 1-bit register for signal <LAN_ACCESS>.
|
||||||
Found 16-bit comparator equal for signal <LAN_ACCESS$cmp_eq0000> created at line 247.
|
Found 16-bit comparator equal for signal <LAN_ACCESS$cmp_eq0000> created at line 248.
|
||||||
Found 16-bit register for signal <LAN_BASEADR>.
|
Found 16-bit register for signal <LAN_BASEADR>.
|
||||||
Found 1-bit register for signal <LAN_CS_RST>.
|
Found 1-bit register for signal <LAN_CS_RST>.
|
||||||
Found 16-bit register for signal <LAN_D_INIT>.
|
Found 16-bit register for signal <LAN_D_INIT>.
|
||||||
@@ -189,6 +188,7 @@ INFO:Xst:1799 - State start_read_upper is never reached in FSM <LAN_SM>.
|
|||||||
Found 1-bit register for signal <LAN_IRQ_OUT>.
|
Found 1-bit register for signal <LAN_IRQ_OUT>.
|
||||||
Found 1-bit register for signal <LAN_RD_S>.
|
Found 1-bit register for signal <LAN_RD_S>.
|
||||||
Found 1-bit register for signal <LAN_READY>.
|
Found 1-bit register for signal <LAN_READY>.
|
||||||
|
Found 2-bit comparator less for signal <LAN_SM$cmp_lt0000> created at line 367.
|
||||||
Found 1-bit register for signal <LAN_SM_RST>.
|
Found 1-bit register for signal <LAN_SM_RST>.
|
||||||
Found 1-bit register for signal <LAN_WR_RST>.
|
Found 1-bit register for signal <LAN_WR_RST>.
|
||||||
Found 1-bit register for signal <LAN_WRH_S>.
|
Found 1-bit register for signal <LAN_WRH_S>.
|
||||||
@@ -201,7 +201,7 @@ INFO:Xst:1799 - State start_read_upper is never reached in FSM <LAN_SM>.
|
|||||||
inferred 2 Finite State Machine(s).
|
inferred 2 Finite State Machine(s).
|
||||||
inferred 1 ROM(s).
|
inferred 1 ROM(s).
|
||||||
inferred 49 D-type flip-flop(s).
|
inferred 49 D-type flip-flop(s).
|
||||||
inferred 2 Comparator(s).
|
inferred 4 Comparator(s).
|
||||||
inferred 57 Tristate(s).
|
inferred 57 Tristate(s).
|
||||||
Unit <LAN_IDE_CP> synthesized.
|
Unit <LAN_IDE_CP> synthesized.
|
||||||
|
|
||||||
@@ -217,9 +217,10 @@ Macro Statistics
|
|||||||
14-bit register : 2
|
14-bit register : 2
|
||||||
16-bit register : 3
|
16-bit register : 3
|
||||||
8-bit register : 1
|
8-bit register : 1
|
||||||
# Comparators : 2
|
# Comparators : 4
|
||||||
16-bit comparator equal : 1
|
16-bit comparator equal : 1
|
||||||
2-bit comparator less : 1
|
2-bit comparator less : 2
|
||||||
|
4-bit comparator less : 1
|
||||||
# Tristates : 27
|
# Tristates : 27
|
||||||
1-bit tristate buffer : 25
|
1-bit tristate buffer : 25
|
||||||
16-bit tristate buffer : 2
|
16-bit tristate buffer : 2
|
||||||
@@ -230,6 +231,7 @@ Macro Statistics
|
|||||||
* Advanced HDL Synthesis *
|
* Advanced HDL Synthesis *
|
||||||
=========================================================================
|
=========================================================================
|
||||||
|
|
||||||
|
Analyzing FSM <FSM_1> for best encoding.
|
||||||
Optimizing FSM <LAN_RST_SM/FSM> on signal <LAN_RST_SM[1:3]> with gray encoding.
|
Optimizing FSM <LAN_RST_SM/FSM> on signal <LAN_RST_SM[1:3]> with gray encoding.
|
||||||
------------------------
|
------------------------
|
||||||
State | Encoding
|
State | Encoding
|
||||||
@@ -243,24 +245,25 @@ Optimizing FSM <LAN_RST_SM/FSM> on signal <LAN_RST_SM[1:3]> with gray encoding.
|
|||||||
set_commit | 101
|
set_commit | 101
|
||||||
done | 100
|
done | 100
|
||||||
------------------------
|
------------------------
|
||||||
Optimizing FSM <LAN_SM/FSM> on signal <LAN_SM[1:4]> with gray encoding.
|
Analyzing FSM <FSM_0> for best encoding.
|
||||||
-------------------------------
|
Optimizing FSM <LAN_SM/FSM> on signal <LAN_SM[1:12]> with one-hot encoding.
|
||||||
|
-----------------------------------
|
||||||
State | Encoding
|
State | Encoding
|
||||||
-------------------------------
|
-----------------------------------
|
||||||
nop | 0000
|
nop | 000000000001
|
||||||
start_read_upper | unreached
|
start_read_upper | unreached
|
||||||
wait_read_upper | 0001
|
wait_read_upper | 000000000010
|
||||||
end_read_upper | 0111
|
end_read_upper | 000000100000
|
||||||
start_read_lower | 0101
|
start_read_lower | 000001000000
|
||||||
wait_read_lower | 0011
|
wait_read_lower | 000000000100
|
||||||
end_read_lower | 0100
|
end_read_lower | 000010000000
|
||||||
start_write_upper | 0010
|
start_write_upper | 000000001000
|
||||||
wait_write_upper | 1100
|
wait_write_upper | 000100000000
|
||||||
end_write_upper | 1101
|
end_write_upper | 001000000000
|
||||||
start_write_lower | 0110
|
start_write_lower | 000000010000
|
||||||
wait_write_lower | 1111
|
wait_write_lower | 010000000000
|
||||||
end_write_lower | 1110
|
end_write_lower | 100000000000
|
||||||
-------------------------------
|
-----------------------------------
|
||||||
WARNING:Xst:1293 - FF/Latch <0> has a constant value of 1 in block <13>. This FF/Latch will be trimmed during the optimization process.
|
WARNING:Xst:1293 - FF/Latch <0> has a constant value of 1 in block <13>. This FF/Latch will be trimmed during the optimization process.
|
||||||
WARNING:Xst:1293 - FF/Latch <0> has a constant value of 1 in block <12>. This FF/Latch will be trimmed during the optimization process.
|
WARNING:Xst:1293 - FF/Latch <0> has a constant value of 1 in block <12>. This FF/Latch will be trimmed during the optimization process.
|
||||||
WARNING:Xst:1293 - FF/Latch <0> has a constant value of 1 in block <11>. This FF/Latch will be trimmed during the optimization process.
|
WARNING:Xst:1293 - FF/Latch <0> has a constant value of 1 in block <11>. This FF/Latch will be trimmed during the optimization process.
|
||||||
@@ -327,6 +330,7 @@ INFO:Xst:2261 - The FF/Latch <LAN_D_INIT_8> in Unit <LAN_IDE_CP> is equivalent t
|
|||||||
INFO:Xst:2261 - The FF/Latch <LAN_D_INIT_1> in Unit <LAN_IDE_CP> is equivalent to the following 2 FFs/Latches, which will be removed : <LAN_D_INIT_4> <LAN_D_INIT_9>
|
INFO:Xst:2261 - The FF/Latch <LAN_D_INIT_1> in Unit <LAN_IDE_CP> is equivalent to the following 2 FFs/Latches, which will be removed : <LAN_D_INIT_4> <LAN_D_INIT_9>
|
||||||
|
|
||||||
Optimizing unit <LAN_IDE_CP> ...
|
Optimizing unit <LAN_IDE_CP> ...
|
||||||
|
implementation constraint: INIT=s : LAN_SM_FSM_FFd12
|
||||||
implementation constraint: INIT=s : D_OUT_7
|
implementation constraint: INIT=s : D_OUT_7
|
||||||
implementation constraint: INIT=s : D_OUT_6
|
implementation constraint: INIT=s : D_OUT_6
|
||||||
implementation constraint: INIT=s : D_OUT_5
|
implementation constraint: INIT=s : D_OUT_5
|
||||||
@@ -346,6 +350,13 @@ Optimizing unit <LAN_IDE_CP> ...
|
|||||||
implementation constraint: INIT=r : LAN_SM_FSM_FFd2
|
implementation constraint: INIT=r : LAN_SM_FSM_FFd2
|
||||||
implementation constraint: INIT=r : LAN_SM_FSM_FFd3
|
implementation constraint: INIT=r : LAN_SM_FSM_FFd3
|
||||||
implementation constraint: INIT=r : LAN_SM_FSM_FFd4
|
implementation constraint: INIT=r : LAN_SM_FSM_FFd4
|
||||||
|
implementation constraint: INIT=r : LAN_SM_FSM_FFd5
|
||||||
|
implementation constraint: INIT=r : LAN_SM_FSM_FFd6
|
||||||
|
implementation constraint: INIT=r : LAN_SM_FSM_FFd7
|
||||||
|
implementation constraint: INIT=r : LAN_SM_FSM_FFd8
|
||||||
|
implementation constraint: INIT=r : LAN_SM_FSM_FFd9
|
||||||
|
implementation constraint: INIT=r : LAN_SM_FSM_FFd10
|
||||||
|
implementation constraint: INIT=r : LAN_SM_FSM_FFd11
|
||||||
|
|
||||||
=========================================================================
|
=========================================================================
|
||||||
* Partition Report *
|
* Partition Report *
|
||||||
@@ -377,23 +388,24 @@ Design Statistics
|
|||||||
# IOs : 116
|
# IOs : 116
|
||||||
|
|
||||||
Cell Usage :
|
Cell Usage :
|
||||||
# BELS : 1042
|
# BELS : 917
|
||||||
# AND2 : 350
|
# AND2 : 220
|
||||||
# AND3 : 50
|
# AND3 : 77
|
||||||
# AND4 : 6
|
# AND4 : 5
|
||||||
# AND8 : 4
|
# AND8 : 4
|
||||||
# GND : 1
|
# GND : 1
|
||||||
# INV : 382
|
# INV : 271
|
||||||
# OR2 : 202
|
# OR2 : 293
|
||||||
# OR3 : 12
|
# OR3 : 8
|
||||||
# OR4 : 17
|
# OR4 : 4
|
||||||
|
# OR8 : 16
|
||||||
# VCC : 1
|
# VCC : 1
|
||||||
# XOR2 : 17
|
# XOR2 : 17
|
||||||
# FlipFlops/Latches : 115
|
# FlipFlops/Latches : 123
|
||||||
# FD : 1
|
# FD : 1
|
||||||
# FDC : 18
|
# FDC : 25
|
||||||
# FDCE : 4
|
# FDCE : 4
|
||||||
# FDP : 42
|
# FDP : 43
|
||||||
# FDPE : 50
|
# FDPE : 50
|
||||||
# IO Buffers : 109
|
# IO Buffers : 109
|
||||||
# IBUF : 19
|
# IBUF : 19
|
||||||
@@ -404,7 +416,7 @@ Cell Usage :
|
|||||||
|
|
||||||
|
|
||||||
Total REAL time to Xst completion: 9.00 secs
|
Total REAL time to Xst completion: 9.00 secs
|
||||||
Total CPU time to Xst completion: 8.74 secs
|
Total CPU time to Xst completion: 8.30 secs
|
||||||
|
|
||||||
-->
|
-->
|
||||||
|
|
||||||
|
|||||||
+313
-282
@@ -2,165 +2,101 @@ TS_CLK_EXT:FROM:DQ_DATA<8>.Q:TO:Z3_DATA<0>.D:400
|
|||||||
TS_CLK_EXT:FROM:LAN_D_INIT<8>.Q:TO:Z3_DATA<0>.D:400
|
TS_CLK_EXT:FROM:LAN_D_INIT<8>.Q:TO:Z3_DATA<0>.D:400
|
||||||
TS_CLK_EXT:FROM:DQ_DATA<0>.Q:TO:Z3_DATA<0>.D:400
|
TS_CLK_EXT:FROM:DQ_DATA<0>.Q:TO:Z3_DATA<0>.D:400
|
||||||
TS_CLK_EXT:FROM:LAN_SM_RST.Q:TO:Z3_DATA<0>.SETF:400
|
TS_CLK_EXT:FROM:LAN_SM_RST.Q:TO:Z3_DATA<0>.SETF:400
|
||||||
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd2.Q:TO:Z3_DATA<0>.CE:400
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd5.Q:TO:Z3_DATA<0>.CE:400
|
||||||
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd4.Q:TO:Z3_DATA<0>.CE:400
|
|
||||||
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd1.Q:TO:Z3_DATA<0>.CE:400
|
|
||||||
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd3.Q:TO:Z3_DATA<0>.CE:400
|
|
||||||
TS_CLK_EXT:FROM:DQ_DATA<2>.Q:TO:Z3_DATA<10>.D:400
|
TS_CLK_EXT:FROM:DQ_DATA<2>.Q:TO:Z3_DATA<10>.D:400
|
||||||
TS_CLK_EXT:FROM:DQ_DATA<10>.Q:TO:Z3_DATA<10>.D:400
|
TS_CLK_EXT:FROM:DQ_DATA<10>.Q:TO:Z3_DATA<10>.D:400
|
||||||
TS_CLK_EXT:FROM:LAN_D_INIT<8>.Q:TO:Z3_DATA<10>.D:400
|
TS_CLK_EXT:FROM:LAN_D_INIT<8>.Q:TO:Z3_DATA<10>.D:400
|
||||||
TS_CLK_EXT:FROM:LAN_SM_RST.Q:TO:Z3_DATA<10>.SETF:400
|
TS_CLK_EXT:FROM:LAN_SM_RST.Q:TO:Z3_DATA<10>.SETF:400
|
||||||
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TS_CLK_EXT:FROM:LAN_SM_FSM_FFd11.Q:TO:DQ_DATA<9>.D:400
|
||||||
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd8.Q:TO:DQ_DATA<9>.D:400
|
||||||
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd9.Q:TO:DQ_DATA<9>.D:400
|
||||||
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd4.Q:TO:DQ_DATA<9>.D:400
|
||||||
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd5.Q:TO:DQ_DATA<9>.D:400
|
||||||
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd6.Q:TO:DQ_DATA<9>.D:400
|
||||||
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd7.Q:TO:DQ_DATA<9>.D:400
|
||||||
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd3.Q:TO:DQ_DATA<9>.D:400
|
||||||
TS_CLK_EXT:FROM:LAN_SM_RST.Q:TO:DQ_DATA<9>.SETF:400
|
TS_CLK_EXT:FROM:LAN_SM_RST.Q:TO:DQ_DATA<9>.SETF:400
|
||||||
TS_CLK_EXT:FROM:LAN_RST_SM_FSM_FFd2.Q:TO:LAN_WR_RST.D:400
|
TS_CLK_EXT:FROM:LAN_RST_SM_FSM_FFd2.Q:TO:LAN_WR_RST.D:400
|
||||||
TS_CLK_EXT:FROM:LAN_RST_SM_FSM_FFd3.Q:TO:LAN_WR_RST.D:400
|
TS_CLK_EXT:FROM:LAN_RST_SM_FSM_FFd3.Q:TO:LAN_WR_RST.D:400
|
||||||
TS_CLK_EXT:FROM:SHUT_UP.Q:TO:SHUT_UP.D:400
|
|
||||||
TS_CLK_EXT:FROM:LAN_RST_SM_FSM_FFd1.Q:TO:LAN_A_INIT<6>.D:400
|
TS_CLK_EXT:FROM:LAN_RST_SM_FSM_FFd1.Q:TO:LAN_A_INIT<6>.D:400
|
||||||
TS_CLK_EXT:FROM:LAN_RST_SM_FSM_FFd2.Q:TO:LAN_CS_RST.D:400
|
TS_CLK_EXT:FROM:LAN_RST_SM_FSM_FFd2.Q:TO:LAN_CS_RST.D:400
|
||||||
TS_CLK_EXT:FROM:LAN_RST_SM_FSM_FFd3.Q:TO:LAN_CS_RST.D:400
|
TS_CLK_EXT:FROM:LAN_RST_SM_FSM_FFd3.Q:TO:LAN_CS_RST.D:400
|
||||||
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd4.Q:TO:LAN_RD_S.D:400
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd12.Q:TO:LAN_RD_S.D:400
|
||||||
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd1.Q:TO:LAN_RD_S.D:400
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd10.Q:TO:LAN_RD_S.D:400
|
||||||
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd3.Q:TO:LAN_RD_S.D:400
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd11.Q:TO:LAN_RD_S.D:400
|
||||||
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd2.Q:TO:LAN_RD_S.D:400
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd6.Q:TO:LAN_RD_S.D:400
|
||||||
TS_CLK_EXT:FROM:LAN_SM_RST.Q:TO:LAN_RD_S.RSTF:400
|
TS_CLK_EXT:FROM:LAN_SM_RST.Q:TO:LAN_RD_S.RSTF:400
|
||||||
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd1.Q:TO:LAN_READY.D:400
|
|
||||||
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd3.Q:TO:LAN_READY.D:400
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd3.Q:TO:LAN_READY.D:400
|
||||||
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd7.Q:TO:LAN_READY.D:400
|
||||||
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd1.Q:TO:LAN_READY.D:400
|
||||||
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd10.Q:TO:LAN_READY.D:400
|
||||||
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd2.Q:TO:LAN_READY.D:400
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd2.Q:TO:LAN_READY.D:400
|
||||||
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd4.Q:TO:LAN_READY.D:400
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd5.Q:TO:LAN_READY.D:400
|
||||||
TS_CLK_EXT:FROM:LAN_SM_RST.Q:TO:LAN_READY.RSTF:400
|
TS_CLK_EXT:FROM:LAN_SM_RST.Q:TO:LAN_READY.RSTF:400
|
||||||
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd4.Q:TO:LAN_WRH_S.D:400
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd9.Q:TO:LAN_WRH_S.D:400
|
||||||
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd3.Q:TO:LAN_WRH_S.D:400
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd8.Q:TO:LAN_WRH_S.D:400
|
||||||
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd2.Q:TO:LAN_WRH_S.D:400
|
|
||||||
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd1.Q:TO:LAN_WRH_S.D:400
|
|
||||||
TS_CLK_EXT:FROM:LAN_SM_RST.Q:TO:LAN_WRH_S.RSTF:400
|
TS_CLK_EXT:FROM:LAN_SM_RST.Q:TO:LAN_WRH_S.RSTF:400
|
||||||
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd4.Q:TO:LAN_WRL_S.D:400
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd9.Q:TO:LAN_WRL_S.D:400
|
||||||
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd3.Q:TO:LAN_WRL_S.D:400
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd8.Q:TO:LAN_WRL_S.D:400
|
||||||
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd2.Q:TO:LAN_WRL_S.D:400
|
|
||||||
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd1.Q:TO:LAN_WRL_S.D:400
|
|
||||||
TS_CLK_EXT:FROM:LAN_SM_RST.Q:TO:LAN_WRL_S.RSTF:400
|
TS_CLK_EXT:FROM:LAN_SM_RST.Q:TO:LAN_WRL_S.RSTF:400
|
||||||
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd2.Q:TO:Z3_A_LOW.D:400
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd11.Q:TO:Z3_A_LOW.D:400
|
||||||
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd3.Q:TO:Z3_A_LOW.D:400
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd9.Q:TO:Z3_A_LOW.D:400
|
||||||
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd4.Q:TO:Z3_A_LOW.D:400
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd4.Q:TO:Z3_A_LOW.D:400
|
||||||
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd5.Q:TO:Z3_A_LOW.D:400
|
||||||
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd1.Q:TO:Z3_A_LOW.D:400
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd1.Q:TO:Z3_A_LOW.D:400
|
||||||
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd3.Q:TO:Z3_A_LOW.D:400
|
||||||
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd7.Q:TO:Z3_A_LOW.D:400
|
||||||
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd12.Q:TO:Z3_A_LOW.D:400
|
||||||
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd10.Q:TO:Z3_A_LOW.D:400
|
||||||
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd8.Q:TO:Z3_A_LOW.D:400
|
||||||
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd2.Q:TO:Z3_A_LOW.D:400
|
||||||
|
TS_CLK_EXT:FROM:LAN_SM_FSM_FFd6.Q:TO:Z3_A_LOW.D:400
|
||||||
TS_CLK_EXT:FROM:LAN_SM_RST.Q:TO:Z3_A_LOW.RSTF:400
|
TS_CLK_EXT:FROM:LAN_SM_RST.Q:TO:Z3_A_LOW.RSTF:400
|
||||||
|
TS_CLK_EXT:FROM:LAN_SM_RST.Q:TO:LAN_SM_FSM_FFd12.SETF:400
|
||||||
TS_CLK_EXT:FROM:AUTO_CONFIG_DONE_CYCLE.Q:TO:CFOUT_OBUF.D:400
|
TS_CLK_EXT:FROM:AUTO_CONFIG_DONE_CYCLE.Q:TO:CFOUT_OBUF.D:400
|
||||||
|
|||||||
@@ -132,10 +132,11 @@ architecture Behavioral of LAN_IDE_CP is
|
|||||||
signal Z3_DATA_IN:STD_LOGIC_VECTOR(31 downto 0);
|
signal Z3_DATA_IN:STD_LOGIC_VECTOR(31 downto 0);
|
||||||
signal Z3_DATA:STD_LOGIC_VECTOR(31 downto 0);
|
signal Z3_DATA:STD_LOGIC_VECTOR(31 downto 0);
|
||||||
signal DQ_DATA:STD_LOGIC_VECTOR(15 downto 0);
|
signal DQ_DATA:STD_LOGIC_VECTOR(15 downto 0);
|
||||||
signal Z3_DS:STD_LOGIC;
|
signal Z3_DS:STD_LOGIC_VECTOR(3 downto 0);
|
||||||
signal Z3_A_LOW:STD_LOGIC;
|
signal Z3_A_LOW:STD_LOGIC;
|
||||||
signal LAN_SM_RST:STD_LOGIC;
|
signal LAN_SM_RST:STD_LOGIC;
|
||||||
|
|
||||||
|
|
||||||
signal LAN_CS_RST: std_logic;
|
signal LAN_CS_RST: std_logic;
|
||||||
signal LAN_WR_RST: std_logic;
|
signal LAN_WR_RST: std_logic;
|
||||||
|
|
||||||
@@ -160,7 +161,7 @@ begin
|
|||||||
Z3_DATA_IN <= D(15 downto 0) & A(23 downto 8);
|
Z3_DATA_IN <= D(15 downto 0) & A(23 downto 8);
|
||||||
DECODE_RESET <= BERR and reset;
|
DECODE_RESET <= BERR and reset;
|
||||||
|
|
||||||
Z3_DS <= UDS and LDS and DS1 and DS0;
|
Z3_DS <= UDS & LDS & DS1 & DS0;
|
||||||
clock_init: process(reset,CLK_EXT)
|
clock_init: process(reset,CLK_EXT)
|
||||||
begin
|
begin
|
||||||
if(reset='1')then
|
if(reset='1')then
|
||||||
@@ -271,13 +272,13 @@ begin
|
|||||||
|
|
||||||
--set/deassert the LAN-interrupt bit
|
--set/deassert the LAN-interrupt bit
|
||||||
if( LAN_INT ='1' --or --no interupt
|
if( LAN_INT ='1' --or --no interupt
|
||||||
--(LAN_ACCESS = '1' and FCS ='0' and UDS ='0' and RW='0' and
|
--(LAN_ACCESS = '1' and FCS ='0' and Z3_DS(3) ='0' and RW='0' and
|
||||||
-- Z3_ADR(15)='1' and Z3_DATA_IN(30)='1') --deassert via bus controll
|
-- Z3_ADR(15)='1' and Z3_DATA_IN(30)='1') --deassert via bus controll
|
||||||
)then
|
)then
|
||||||
LAN_IRQ_OUT <='1';
|
LAN_IRQ_OUT <='1';
|
||||||
elsif(
|
elsif(
|
||||||
(LAN_INT ='0' and LAN_IRQ_D0 = '1' ) --or --falling edge
|
(LAN_INT ='0' and LAN_IRQ_D0 = '1' ) --or --falling edge
|
||||||
--(LAN_ACCESS = '1' and FCS ='0' and UDS ='0' and RW='0' and
|
--(LAN_ACCESS = '1' and FCS ='0' and Z3_DS(3) ='0' and RW='0' and
|
||||||
-- Z3_ADR(15)='1' and Z3_DATA_IN(30)='0' and LAN_INT_ENABLE ='1') --set via bus controll
|
-- Z3_ADR(15)='1' and Z3_DATA_IN(30)='0' and LAN_INT_ENABLE ='1') --set via bus controll
|
||||||
) then
|
) then
|
||||||
LAN_IRQ_OUT <='0';
|
LAN_IRQ_OUT <='0';
|
||||||
@@ -285,9 +286,9 @@ begin
|
|||||||
|
|
||||||
--set int enable and config ready flogs
|
--set int enable and config ready flogs
|
||||||
if(LAN_ACCESS = '1' and FCS ='0' and RW='0' and Z3_ADR(15)='1') then --enable if a write to A15 occured
|
if(LAN_ACCESS = '1' and FCS ='0' and RW='0' and Z3_ADR(15)='1') then --enable if a write to A15 occured
|
||||||
if(UDS ='0')then
|
if(Z3_DS(3) ='0')then
|
||||||
LAN_INT_ENABLE <= Z3_DATA_IN(31); --this controlls the output bit
|
LAN_INT_ENABLE <= Z3_DATA_IN(31); --this controlls the output bit
|
||||||
elsif(DS1 ='0')then
|
elsif(Z3_DS(2) ='0')then
|
||||||
LAN_INT_ENABLE <= Z3_DATA_IN(15); --this controlls the output bit
|
LAN_INT_ENABLE <= Z3_DATA_IN(15); --this controlls the output bit
|
||||||
end if;
|
end if;
|
||||||
CONFIG_READY <='1';
|
CONFIG_READY <='1';
|
||||||
@@ -298,8 +299,8 @@ begin
|
|||||||
--clock this signal to avoid glitches due to short resets
|
--clock this signal to avoid glitches due to short resets
|
||||||
lan_rst_gen: process (CLK_EXT)
|
lan_rst_gen: process (CLK_EXT)
|
||||||
begin
|
begin
|
||||||
if rising_edge(CLK_EXT) then
|
if falling_edge(CLK_EXT) then
|
||||||
if(FCS ='1' or reset = '0' or Z3_DS = '1' or LAN_ACCESS = '0' or Z3_ADR(15) = '1' ) then
|
if(FCS ='1' or reset = '0' or Z3_DS = "1111" or LAN_ACCESS = '0' or Z3_ADR(15) = '1' ) then
|
||||||
LAN_SM_RST <='1';
|
LAN_SM_RST <='1';
|
||||||
else
|
else
|
||||||
LAN_SM_RST <='0';
|
LAN_SM_RST <='0';
|
||||||
@@ -316,7 +317,7 @@ begin
|
|||||||
LAN_WRH_S <= '0';
|
LAN_WRH_S <= '0';
|
||||||
LAN_WRL_S <= '0';
|
LAN_WRL_S <= '0';
|
||||||
Z3_A_LOW <= '0';
|
Z3_A_LOW <= '0';
|
||||||
LAN_READY <='0';
|
LAN_READY <= '0';
|
||||||
Z3_DATA(31 downto 0) <= x"FFFFFFFF";
|
Z3_DATA(31 downto 0) <= x"FFFFFFFF";
|
||||||
DQ_DATA(15 downto 0) <= x"FFFF";
|
DQ_DATA(15 downto 0) <= x"FFFF";
|
||||||
elsif rising_edge(CLK_EXT) then
|
elsif rising_edge(CLK_EXT) then
|
||||||
@@ -324,8 +325,8 @@ begin
|
|||||||
LAN_RD_S <= '0';
|
LAN_RD_S <= '0';
|
||||||
LAN_WRH_S <= '0';
|
LAN_WRH_S <= '0';
|
||||||
LAN_WRL_S <= '0';
|
LAN_WRL_S <= '0';
|
||||||
Z3_A_LOW <= '0';
|
Z3_A_LOW <= DQ_SWAP;
|
||||||
LAN_READY <='0';
|
LAN_READY <= '0';
|
||||||
case LAN_SM is
|
case LAN_SM is
|
||||||
when nop=>
|
when nop=>
|
||||||
--cycle start!
|
--cycle start!
|
||||||
@@ -333,25 +334,37 @@ begin
|
|||||||
-- prepare the data for write
|
-- prepare the data for write
|
||||||
-- this is a quite complex thing for a cpld
|
-- this is a quite complex thing for a cpld
|
||||||
-- so I have to move this out of the cycle start condition and prepare it for every loop
|
-- so I have to move this out of the cycle start condition and prepare it for every loop
|
||||||
if(UDS='0' or LDS='0')then
|
if(Z3_DS(3 downto 2) = "00")then
|
||||||
if(DQ_SWAP='0') then
|
if(DQ_SWAP='0') then
|
||||||
DQ_DATA(15 downto 0) <= Z3_DATA_IN(31 downto 16);
|
DQ_DATA(15 downto 0) <= Z3_DATA_IN(31 downto 16);
|
||||||
else
|
else
|
||||||
DQ_DATA(15 downto 0) <= Z3_DATA_IN(23 downto 16) & Z3_DATA_IN(31 downto 24);
|
DQ_DATA(15 downto 0) <= Z3_DATA_IN(23 downto 16) & Z3_DATA_IN(31 downto 24);
|
||||||
end if;
|
end if;
|
||||||
else
|
elsif(Z3_DS(3 downto 2) = "10")then
|
||||||
Z3_A_LOW <= '1';
|
DQ_DATA(15 downto 0) <= Z3_DATA_IN(23 downto 16) & Z3_DATA_IN(23 downto 16);
|
||||||
|
elsif(Z3_DS(3 downto 2) = "01")then
|
||||||
|
DQ_DATA(15 downto 0) <= Z3_DATA_IN(31 downto 24) & Z3_DATA_IN(31 downto 24);
|
||||||
|
else -- lower word!
|
||||||
|
Z3_A_LOW <= not DQ_SWAP;
|
||||||
|
|
||||||
|
if(Z3_DS(1 downto 0) = "00")then
|
||||||
if(DQ_SWAP='0') then
|
if(DQ_SWAP='0') then
|
||||||
DQ_DATA(15 downto 0) <= Z3_DATA_IN(15 downto 0);
|
DQ_DATA(15 downto 0) <= Z3_DATA_IN(15 downto 0);
|
||||||
else
|
else
|
||||||
DQ_DATA(15 downto 0) <= Z3_DATA_IN( 7 downto 0) & Z3_DATA_IN(15 downto 8);
|
DQ_DATA(15 downto 0) <= Z3_DATA_IN( 7 downto 0) & Z3_DATA_IN(15 downto 8);
|
||||||
end if;
|
end if;
|
||||||
|
elsif(Z3_DS(1 downto 0) = "10")then
|
||||||
|
DQ_DATA(15 downto 0) <= Z3_DATA_IN( 7 downto 0) & Z3_DATA_IN( 7 downto 0);
|
||||||
|
elsif(Z3_DS(1 downto 0) = "01")then
|
||||||
|
DQ_DATA(15 downto 0) <= Z3_DATA_IN(15 downto 8) & Z3_DATA_IN(15 downto 8);
|
||||||
|
else --"11"
|
||||||
|
DQ_DATA(15 downto 0) <= Z3_DATA_IN(15 downto 0);
|
||||||
|
end if;
|
||||||
end if;
|
end if;
|
||||||
|
|
||||||
|
|
||||||
if(RW='1')then --read from MSB
|
if(RW='1')then --read from MSB
|
||||||
-- determine bushalf
|
-- determine bushalf
|
||||||
if(UDS='0' or LDS='0')then
|
if(Z3_DS(3 downto 2) < "11")then
|
||||||
LAN_SM <= wait_read_upper;
|
LAN_SM <= wait_read_upper;
|
||||||
LAN_RD_S <= '1';
|
LAN_RD_S <= '1';
|
||||||
else
|
else
|
||||||
@@ -360,7 +373,7 @@ begin
|
|||||||
end if;
|
end if;
|
||||||
else
|
else
|
||||||
-- determine bushalf
|
-- determine bushalf
|
||||||
if(UDS='0' or LDS='0')then
|
if(Z3_DS(3 downto 2) < "11")then
|
||||||
LAN_SM <= start_write_upper;
|
LAN_SM <= start_write_upper;
|
||||||
else
|
else
|
||||||
LAN_SM <= start_write_lower;
|
LAN_SM <= start_write_lower;
|
||||||
@@ -372,9 +385,6 @@ begin
|
|||||||
when wait_read_upper=>
|
when wait_read_upper=>
|
||||||
LAN_RD_S <= '1';
|
LAN_RD_S <= '1';
|
||||||
LAN_SM<=end_read_upper;
|
LAN_SM<=end_read_upper;
|
||||||
if(DS1='1' and DS0='1')then -- no lower half
|
|
||||||
LAN_READY <='1';
|
|
||||||
end if;
|
|
||||||
when end_read_upper=>
|
when end_read_upper=>
|
||||||
--fetch data
|
--fetch data
|
||||||
if(DQ_SWAP='0') then
|
if(DQ_SWAP='0') then
|
||||||
@@ -382,21 +392,21 @@ begin
|
|||||||
else
|
else
|
||||||
Z3_DATA(31 downto 16) <= DQ(7 downto 0) & DQ(15 downto 8);
|
Z3_DATA(31 downto 16) <= DQ(7 downto 0) & DQ(15 downto 8);
|
||||||
end if;
|
end if;
|
||||||
if(DS1='1' and DS0='1')then -- no lower half
|
if(Z3_DS(1 downto 0) = "11")then -- no lower half
|
||||||
LAN_READY <='1';
|
LAN_READY <='1';
|
||||||
LAN_SM <= end_read_upper; -- stay here until cylce end
|
LAN_SM <= end_read_upper; -- stay here until cylce end
|
||||||
else
|
else
|
||||||
Z3_A_LOW <= '1';
|
Z3_A_LOW <= not DQ_SWAP;
|
||||||
LAN_SM <= start_read_lower;
|
LAN_SM <= start_read_lower;
|
||||||
end if;
|
end if;
|
||||||
when start_read_lower=>
|
when start_read_lower=>
|
||||||
Z3_A_LOW <= '1';
|
Z3_A_LOW <= not DQ_SWAP;
|
||||||
LAN_RD_S <= '1';
|
LAN_RD_S <= '1';
|
||||||
LAN_SM <= wait_read_lower;
|
LAN_SM <= wait_read_lower;
|
||||||
when wait_read_lower=>
|
when wait_read_lower=>
|
||||||
Z3_A_LOW <= '1';
|
Z3_A_LOW <= not DQ_SWAP;
|
||||||
LAN_RD_S <= '1';
|
LAN_RD_S <= '1';
|
||||||
LAN_READY <='1';
|
LAN_READY <= '1';
|
||||||
LAN_SM<=end_read_lower;
|
LAN_SM<=end_read_lower;
|
||||||
when end_read_lower=>
|
when end_read_lower=>
|
||||||
--fetch data
|
--fetch data
|
||||||
@@ -408,38 +418,43 @@ begin
|
|||||||
LAN_READY <='1';
|
LAN_READY <='1';
|
||||||
LAN_SM<=end_read_lower; -- stay here until cylce end
|
LAN_SM<=end_read_lower; -- stay here until cylce end
|
||||||
when start_write_upper=>
|
when start_write_upper=>
|
||||||
-- swapped LDS/UDS here: ENC624 is little endian
|
-- swapped DS3/DS2 here: ENC624 is little endian
|
||||||
LAN_WRH_S <= not LDS;
|
LAN_WRH_S <= not Z3_DS(2);
|
||||||
LAN_WRL_S <= not UDS;
|
LAN_WRL_S <= not Z3_DS(3);
|
||||||
LAN_SM <= wait_write_upper;
|
LAN_SM <= wait_write_upper;
|
||||||
when wait_write_upper=>
|
when wait_write_upper=>
|
||||||
LAN_SM<=end_write_upper;
|
LAN_SM<=end_write_upper;
|
||||||
if(DS1='1' and DS0='1')then -- no lower half
|
|
||||||
LAN_READY <='1';
|
|
||||||
end if;
|
|
||||||
when end_write_upper=>
|
when end_write_upper=>
|
||||||
-- prepare the data for write
|
-- prepare the data for write
|
||||||
|
if(Z3_DS(1 downto 0) = "00")then
|
||||||
if(DQ_SWAP='0') then
|
if(DQ_SWAP='0') then
|
||||||
DQ_DATA(15 downto 0) <= Z3_DATA_IN(15 downto 0);
|
DQ_DATA(15 downto 0) <= Z3_DATA_IN(15 downto 0);
|
||||||
else
|
else
|
||||||
DQ_DATA(15 downto 0) <= Z3_DATA_IN(7 downto 0) & Z3_DATA_IN(15 downto 8);
|
DQ_DATA(15 downto 0) <= Z3_DATA_IN( 7 downto 0) & Z3_DATA_IN(15 downto 8);
|
||||||
|
end if;
|
||||||
|
elsif(Z3_DS(1 downto 0) = "10")then
|
||||||
|
DQ_DATA(15 downto 0) <= Z3_DATA_IN( 7 downto 0) & Z3_DATA_IN( 7 downto 0);
|
||||||
|
elsif(Z3_DS(1 downto 0) = "01")then
|
||||||
|
DQ_DATA(15 downto 0) <= Z3_DATA_IN(15 downto 8) & Z3_DATA_IN(15 downto 8);
|
||||||
|
else --"11"
|
||||||
|
DQ_DATA(15 downto 0) <= Z3_DATA_IN(15 downto 0);
|
||||||
end if;
|
end if;
|
||||||
|
|
||||||
if(DS1='1' and DS0='1')then -- no lower half
|
if(Z3_DS(1 downto 0) = "11")then -- no lower half
|
||||||
LAN_READY <='1';
|
LAN_READY <='1';
|
||||||
LAN_SM <= end_write_upper; -- stay here until cylce end
|
LAN_SM <= end_write_upper; -- stay here until cylce end
|
||||||
else
|
else
|
||||||
Z3_A_LOW <= '1';
|
Z3_A_LOW <= not DQ_SWAP;
|
||||||
LAN_SM <= start_write_lower;
|
LAN_SM <= start_write_lower;
|
||||||
end if;
|
end if;
|
||||||
when start_write_lower=>
|
when start_write_lower=>
|
||||||
Z3_A_LOW <= '1';
|
Z3_A_LOW <= not DQ_SWAP;
|
||||||
-- swapped DS0/DS1 here: ENC624 is little endian
|
-- swapped DS0/DS1 here: ENC624 is little endian
|
||||||
LAN_WRH_S <= not DS0;
|
LAN_WRH_S <= not Z3_DS(0);
|
||||||
LAN_WRL_S <= not DS1;
|
LAN_WRL_S <= not Z3_DS(1);
|
||||||
LAN_SM <= wait_write_lower;
|
LAN_SM <= wait_write_lower;
|
||||||
when wait_write_lower=>
|
when wait_write_lower=>
|
||||||
Z3_A_LOW <= '1';
|
Z3_A_LOW <= not DQ_SWAP;
|
||||||
LAN_READY <='1';
|
LAN_READY <='1';
|
||||||
LAN_SM<=end_write_lower;
|
LAN_SM<=end_write_lower;
|
||||||
when end_write_lower=>
|
when end_write_lower=>
|
||||||
@@ -465,7 +480,7 @@ begin
|
|||||||
D_OUT<=x"FF";
|
D_OUT<=x"FF";
|
||||||
if(FCS='1')then
|
if(FCS='1')then
|
||||||
AUTO_CONFIG_DONE <= AUTO_CONFIG_DONE_CYCLE or not AUTOBOOT_OFF ;
|
AUTO_CONFIG_DONE <= AUTO_CONFIG_DONE_CYCLE or not AUTOBOOT_OFF ;
|
||||||
elsif(AUTOCONFIG_ACCESS= '1' and Z3_DS='0' ) then
|
elsif(AUTOCONFIG_ACCESS= '1' and Z3_DS(3)='0' ) then
|
||||||
case Z3_ADR(8 downto 2) is
|
case Z3_ADR(8 downto 2) is
|
||||||
when "0000000" => D_OUT <= "10000001" ; --Z3, No mem, no Rom, single, board, 64kb
|
when "0000000" => D_OUT <= "10000001" ; --Z3, No mem, no Rom, single, board, 64kb
|
||||||
when "1000000" => D_OUT <= "00010001" ; --Z3, No mem, no Rom, single, board, 64kb
|
when "1000000" => D_OUT <= "00010001" ; --Z3, No mem, no Rom, single, board, 64kb
|
||||||
@@ -505,18 +520,18 @@ begin
|
|||||||
Z3_ADR(14 downto 2) & Z3_A_LOW;
|
Z3_ADR(14 downto 2) & Z3_A_LOW;
|
||||||
|
|
||||||
--signal assignment
|
--signal assignment
|
||||||
D(15 downto 0) <= Z3_DATA(31 downto 16) when RW='1' and Z3_DS ='0' and FCS='0' and LAN_ACCESS ='1' else
|
D(15 downto 0) <= Z3_DATA(31 downto 16) when RW='1' and Z3_DS <"1111" and FCS='0' and LAN_ACCESS ='1' else
|
||||||
D_OUT & x"FF" when RW='1' and Z3_DS ='0' and FCS='0' and AUTOCONFIG_ACCESS ='1' else
|
D_OUT & x"FF" when RW='1' and Z3_DS <"1111" and FCS='0' and AUTOCONFIG_ACCESS ='1' else
|
||||||
(others => 'Z');
|
(others => 'Z');
|
||||||
|
|
||||||
A(23 downto 8) <= Z3_DATA(15 downto 0) when RW='1' and Z3_DS ='0' and FCS='0' and LAN_ACCESS ='1' else
|
A(23 downto 8) <= Z3_DATA(15 downto 0) when RW='1' and Z3_DS <"1111" and FCS='0' and LAN_ACCESS ='1' else
|
||||||
(others => 'Z');
|
(others => 'Z');
|
||||||
|
|
||||||
A(7 downto 1) <= (others => 'Z');
|
A(7 downto 1) <= (others => 'Z');
|
||||||
|
|
||||||
--defined lancp signal that matches both LAN and CP addresses
|
--defined lancp signal that matches both LAN and CP addresses
|
||||||
DQ <= LAN_D_INIT when reset='0' else
|
DQ <= LAN_D_INIT when reset='0' else
|
||||||
DQ_DATA(15 downto 0) when RW='0' and FCS='0' and Z3_DS ='0' and LAN_ACCESS ='1' else
|
DQ_DATA(15 downto 0) when RW='0' and FCS='0' and Z3_DS <"1111" and LAN_ACCESS ='1' else
|
||||||
(others => 'Z');
|
(others => 'Z');
|
||||||
|
|
||||||
INT_OUT <= '0' when LAN_IRQ_OUT = '0' and LAN_INT_ENABLE = '1' else
|
INT_OUT <= '0' when LAN_IRQ_OUT = '0' and LAN_INT_ENABLE = '1' else
|
||||||
@@ -526,7 +541,7 @@ begin
|
|||||||
SLAVE <= '0' when FCS='0' and (AUTOCONFIG_ACCESS = '1' or LAN_ACCESS = '1') else '1';
|
SLAVE <= '0' when FCS='0' and (AUTOCONFIG_ACCESS = '1' or LAN_ACCESS = '1') else '1';
|
||||||
CFOUT <= '0' when AUTO_CONFIG_DONE='1' else '1';
|
CFOUT <= '0' when AUTO_CONFIG_DONE='1' else '1';
|
||||||
|
|
||||||
OVR <= 'Z';
|
OVR <= '0' when FCS='0' and (AUTOCONFIG_ACCESS = '1' or LAN_ACCESS = '1') else 'Z'; --is Cache inhibit ob Z3!
|
||||||
|
|
||||||
DTACK <= '0' when FCS='0' and (LAN_READY = '1' or AUTOCONFIG_ACCESS ='1' or CONFIG_READY='1') else 'Z';
|
DTACK <= '0' when FCS='0' and (LAN_READY = '1' or AUTOCONFIG_ACCESS ='1' or CONFIG_READY='1') else 'Z';
|
||||||
|
|
||||||
|
|||||||
+7057
-10756
File diff suppressed because it is too large
Load Diff
File diff suppressed because one or more lines are too long
@@ -17,7 +17,7 @@ run
|
|||||||
-bus_delimiter <>
|
-bus_delimiter <>
|
||||||
-case Maintain
|
-case Maintain
|
||||||
-verilog2001 YES
|
-verilog2001 YES
|
||||||
-fsm_extract YES -fsm_encoding Gray
|
-fsm_extract YES -fsm_encoding Auto
|
||||||
-safe_implementation No
|
-safe_implementation No
|
||||||
-mux_extract Yes
|
-mux_extract Yes
|
||||||
-resource_sharing YES
|
-resource_sharing YES
|
||||||
|
|||||||
@@ -1,10 +1,10 @@
|
|||||||
<?xml version='1.0' encoding='utf-8' ?>
|
<?xml version='1.0' encoding='utf-8' ?>
|
||||||
<!DOCTYPE document SYSTEM 'file:///C:/Xilinx/14.7/ISE_DS/ISE/chipviewer/data/xsl/buildXML.dtd'>
|
<!DOCTYPE document SYSTEM 'file:///c:/Xilinx/14.7/ISE_DS/ISE/chipviewer/data/xsl/buildXML.dtd'>
|
||||||
|
|
||||||
<document>
|
<document>
|
||||||
<design name='LAN_IDE_CP'/>
|
<design name='LAN_IDE_CP'/>
|
||||||
<rptdir name='LAN_IDE_CP'/>
|
<rptdir name='LAN_IDE_CP'/>
|
||||||
<xilinx path='C:/Xilinx/14.7/ISE_DS/ISE;'/>
|
<xilinx path='c:/Xilinx/14.7/ISE_DS/ISE;'/>
|
||||||
<projDir path='C:\Users\Matze\Amiga\Hardwarehacks\Zorro-LAN-IDE\Logic\LAN_IDE'/>
|
<projDir path='C:\Users\Matze\Amiga\Hardwarehacks\Zorro-LAN-IDE\Logic\LAN_IDE'/>
|
||||||
<xslDir path='chipviewer/data/xsl'/>
|
<xslDir path='chipviewer/data/xsl'/>
|
||||||
<fileDir path='/chipviewer/data/html'/>
|
<fileDir path='/chipviewer/data/html'/>
|
||||||
@@ -259,7 +259,7 @@
|
|||||||
<output file='fbs_FB16.htm'/>
|
<output file='fbs_FB16.htm'/>
|
||||||
</xslFile>
|
</xslFile>
|
||||||
</xmlFile>
|
</xmlFile>
|
||||||
<xmlFile file='C:/Xilinx/14.7/ISE_DS/ISE/chipviewer/data/xsl/pinlegend.xml'>
|
<xmlFile file='c:/Xilinx/14.7/ISE_DS/ISE/chipviewer/data/xsl/pinlegend.xml'>
|
||||||
<xslFile file='legend.xsl'>
|
<xslFile file='legend.xsl'>
|
||||||
<param name='device' value='XC95288XL-10-TQ144'/>
|
<param name='device' value='XC95288XL-10-TQ144'/>
|
||||||
<param name='verOn' value='0'/>
|
<param name='verOn' value='0'/>
|
||||||
@@ -271,7 +271,7 @@
|
|||||||
<output file='pinlegendV.htm'/>
|
<output file='pinlegendV.htm'/>
|
||||||
</xslFile>
|
</xslFile>
|
||||||
</xmlFile>
|
</xmlFile>
|
||||||
<xmlFile file='C:/Xilinx/14.7/ISE_DS/ISE/chipviewer/data/xsl/logiclegend.xml'>
|
<xmlFile file='c:/Xilinx/14.7/ISE_DS/ISE/chipviewer/data/xsl/logiclegend.xml'>
|
||||||
<xslFile file='legend.xsl'>
|
<xslFile file='legend.xsl'>
|
||||||
<param name='device' value='XC95288XL-10-TQ144'/>
|
<param name='device' value='XC95288XL-10-TQ144'/>
|
||||||
<param name='verOn' value='0'/>
|
<param name='verOn' value='0'/>
|
||||||
|
|||||||
@@ -146,7 +146,7 @@
|
|||||||
<tr>
|
<tr>
|
||||||
<td>-fsm_encoding</td>
|
<td>-fsm_encoding</td>
|
||||||
<td> </td>
|
<td> </td>
|
||||||
<td>Gray</td>
|
<td>Auto</td>
|
||||||
<td>AUTO</td>
|
<td>AUTO</td>
|
||||||
</tr>
|
</tr>
|
||||||
<tr>
|
<tr>
|
||||||
|
|||||||
@@ -5,7 +5,7 @@
|
|||||||
The structure and the elements are likely to change over the next few releases.
|
The structure and the elements are likely to change over the next few releases.
|
||||||
This means code written to parse this file will need to be revisited each subsequent release.-->
|
This means code written to parse this file will need to be revisited each subsequent release.-->
|
||||||
|
|
||||||
<application stringID="NgdBuild" timeStamp="Tue Dec 18 22:53:54 2018">
|
<application stringID="NgdBuild" timeStamp="Wed Dec 19 18:44:18 2018">
|
||||||
<section stringID="User_Env">
|
<section stringID="User_Env">
|
||||||
<table stringID="User_EnvVar">
|
<table stringID="User_EnvVar">
|
||||||
<column stringID="variable"/>
|
<column stringID="variable"/>
|
||||||
@@ -70,35 +70,35 @@
|
|||||||
<item dataType="int" stringID="NGDBUILD_NUM_INFOS" value="0"/>
|
<item dataType="int" stringID="NGDBUILD_NUM_INFOS" value="0"/>
|
||||||
</section>
|
</section>
|
||||||
<section stringID="NGDBUILD_PRE_UNISIM_SUMMARY">
|
<section stringID="NGDBUILD_PRE_UNISIM_SUMMARY">
|
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<item dataType="int" stringID="NGDBUILD_NUM_AND2" value="350"/>
|
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|
||||||
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|
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|
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|
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|
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|
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|
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|
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|
<item dataType="int" stringID="NGDBUILD_NUM_FDCE" value="4"/>
|
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<item dataType="int" stringID="NGDBUILD_NUM_FDP" value="42"/>
|
<item dataType="int" stringID="NGDBUILD_NUM_FDP" value="43"/>
|
||||||
<item dataType="int" stringID="NGDBUILD_NUM_FDPE" value="50"/>
|
<item dataType="int" stringID="NGDBUILD_NUM_FDPE" value="50"/>
|
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<item dataType="int" stringID="NGDBUILD_NUM_GND" value="1"/>
|
<item dataType="int" stringID="NGDBUILD_NUM_GND" value="1"/>
|
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<item dataType="int" stringID="NGDBUILD_NUM_IBUF" value="19"/>
|
<item dataType="int" stringID="NGDBUILD_NUM_IBUF" value="19"/>
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|
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|
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|
<item dataType="int" stringID="NGDBUILD_NUM_OBUF" value="33"/>
|
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|
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|
||||||
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|
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|
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|
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|
<item dataType="int" stringID="NGDBUILD_NUM_VCC" value="1"/>
|
||||||
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|
<item dataType="int" stringID="NGDBUILD_NUM_XOR2" value="17"/>
|
||||||
</section>
|
</section>
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||||||
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|
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|
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|
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|
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|
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|
<item dataType="int" stringID="NGDBUILD_NUM_IBUF" value="74"/>
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|
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<item dataType="int" stringID="NGDBUILD_NUM_OBUF" value="33"/>
|
<item dataType="int" stringID="NGDBUILD_NUM_OBUF" value="33"/>
|
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|
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|
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<item dataType="int" stringID="NGDBUILD_NUM_TS_TIMESPEC" value="1"/>
|
<item dataType="int" stringID="NGDBUILD_NUM_TS_TIMESPEC" value="1"/>
|
||||||
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|
<item dataType="int" stringID="NGDBUILD_NUM_VCC" value="1"/>
|
||||||
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|
<item dataType="int" stringID="NGDBUILD_NUM_XOR2" value="17"/>
|
||||||
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|||||||
@@ -1,7 +1,7 @@
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Release 8.1i - Fit P.20131013
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Release 8.1i - Fit P.20131013
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Copyright(c) 1995-2003 Xilinx Inc. All rights reserved
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Copyright(c) 1995-2003 Xilinx Inc. All rights reserved
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12-18-2018 10:54PM
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12-19-2018 6:44PM
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NOTE: This file is designed to be imported into a spreadsheet program
|
NOTE: This file is designed to be imported into a spreadsheet program
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such as Microsoft Excel for viewing, printing and sorting. The comma ','
|
such as Microsoft Excel for viewing, printing and sorting. The comma ','
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@@ -2,7 +2,7 @@
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<BODY TEXT='#000000' BGCOLOR='#FFFFFF' LINK='#0000EE' VLINK='#551A8B' ALINK='#FF0000'>
|
<BODY TEXT='#000000' BGCOLOR='#FFFFFF' LINK='#0000EE' VLINK='#551A8B' ALINK='#FF0000'>
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|
<TABLE BORDER CELLSPACING=0 CELLPADDING=3 WIDTH='100%'>
|
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|
<TR ALIGN=CENTER BGCOLOR='#99CCFF'>
|
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|
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|
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<TR ALIGN=LEFT>
|
<TR ALIGN=LEFT>
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<TD BGCOLOR='#FFFF99'><B>Project File:</B></TD>
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<TD BGCOLOR='#FFFF99'><B>Project File:</B></TD>
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<TD>LAN_IDE.xise</TD>
|
<TD>LAN_IDE.xise</TD>
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@@ -13,7 +13,7 @@
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<TD>LAN_IDE_CP</TD>
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|
<TR ALIGN=LEFT><TD><A HREF_DISABLED='C:/Users/Matze/Amiga/Hardwarehacks/Zorro-LAN-IDE/Logic/LAN_IDE\LAN_IDE_CP.bld'>Translation Report</A></TD><TD>Current</TD><TD>Mi 19. Dez 18:44:18 2018</TD><TD ALIGN=LEFT>0</TD><TD ALIGN=LEFT><A HREF_DISABLED='C:/Users/Matze/Amiga/Hardwarehacks/Zorro-LAN-IDE/Logic/LAN_IDE\_xmsgs/ngdbuild.xmsgs?&DataKey=Warning'>1 Warning (0 new)</A></TD><TD ALIGN=LEFT COLSPAN='2'>0</TD></TR>
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<TR ALIGN=LEFT><TD><A HREF_DISABLED='C:/Users/Matze/Amiga/Hardwarehacks/Zorro-LAN-IDE/Logic/LAN_IDE\LAN_IDE_CP.rpt'>CPLD Fitter Report (Text)</A></TD><TD>Current</TD><TD>Di 18. Dez 22:54:24 2018</TD><TD ALIGN=LEFT>0</TD><TD ALIGN=LEFT><A HREF_DISABLED='C:/Users/Matze/Amiga/Hardwarehacks/Zorro-LAN-IDE/Logic/LAN_IDE\_xmsgs/cpldfit.xmsgs?&DataKey=Warning'>8 Warnings (1 new)</A></TD><TD ALIGN=LEFT COLSPAN='2'><A HREF_DISABLED='C:/Users/Matze/Amiga/Hardwarehacks/Zorro-LAN-IDE/Logic/LAN_IDE\_xmsgs/cpldfit.xmsgs?&DataKey=Info'>1 Info (1 new)</A></TD></TR>
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<TR ALIGN=LEFT><TD><A HREF_DISABLED='C:/Users/Matze/Amiga/Hardwarehacks/Zorro-LAN-IDE/Logic/LAN_IDE\LAN_IDE_CP.rpt'>CPLD Fitter Report (Text)</A></TD><TD>Out of Date</TD><TD>Mi 19. Dez 18:39:16 2018</TD><TD ALIGN=LEFT>0</TD><TD ALIGN=LEFT><A HREF_DISABLED='C:/Users/Matze/Amiga/Hardwarehacks/Zorro-LAN-IDE/Logic/LAN_IDE\_xmsgs/cpldfit.xmsgs?&DataKey=Warning'>8 Warnings (1 new)</A></TD><TD ALIGN=LEFT COLSPAN='2'><A HREF_DISABLED='C:/Users/Matze/Amiga/Hardwarehacks/Zorro-LAN-IDE/Logic/LAN_IDE\_xmsgs/cpldfit.xmsgs?&DataKey=Info'>1 Info (1 new)</A></TD></TR>
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<TR ALIGN=LEFT><TD>Power Report</TD><TD> </TD><TD> </TD><TD> </TD><TD> </TD><TD COLSPAN='2'> </TD></TR>
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<BR><TABLE BORDER CELLSPACING=0 CELLPADDING=3 WIDTH='100%'>
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@@ -77,5 +77,5 @@ System Settings</A>
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<br><center><b>Date Generated:</b> 12/18/2018 - 22:54:37</center>
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<br><center><b>Date Generated:</b> 12/19/2018 - 18:44:20</center>
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</BODY></HTML>
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</BODY></HTML>
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@@ -5,7 +5,7 @@
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The structure and the elements are likely to change over the next few releases.
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The structure and the elements are likely to change over the next few releases.
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This means code written to parse this file will need to be revisited each subsequent release.-->
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This means code written to parse this file will need to be revisited each subsequent release.-->
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<application stringID="Xst" timeStamp="Tue Dec 18 22:53:38 2018">
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<item DEFAULT="YES" label="-resource_sharing" stringID="XST_RESOURCESHARING" value="YES"/>
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@@ -86,7 +86,7 @@
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<item dataType="int" stringID="XST_16BIT_REGISTER" value="3"/>
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<item dataType="int" stringID="XST_8BIT_REGISTER" value="1"/>
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<item dataType="int" stringID="XST_TRISTATES" value="27">
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<item dataType="int" stringID="XST_1BIT_TRISTATE_BUFFER" value="25"/>
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</item>
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@@ -116,21 +116,21 @@
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<item stringID="XST_IOS" value="116"/>
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<item dataType="int" stringID="XST_VCC" value="1"/>
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<item dataType="int" stringID="XST_IO_BUFFERS" value="109">
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@@ -1,2 +1,2 @@
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C:\Users\Matze\Amiga\Hardwarehacks\Zorro-LAN-IDE\Logic\LAN_IDE\LAN_IDE_CP.ngc 1545170027
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C:\Users\Matze\Amiga\Hardwarehacks\Zorro-LAN-IDE\Logic\LAN_IDE\LAN_IDE_CP.ngc 1545241451
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||||||
OK
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OK
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@@ -7,7 +7,7 @@
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<Properties>
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@@ -1,7 +1,7 @@
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<SummaryTimeStamp>2018-12-17T23:59:32</SummaryTimeStamp>
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+2269
-1733
File diff suppressed because it is too large
Load Diff
Binary file not shown.
@@ -3,7 +3,7 @@
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<!--The data in this file is primarily intended for consumption by Xilinx tools.
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<!--The data in this file is primarily intended for consumption by Xilinx tools.
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The structure and the elements are likely to change over the next few releases.
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The structure and the elements are likely to change over the next few releases.
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This means code written to parse this file will need to be revisited each subsequent release.-->
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This means code written to parse this file will need to be revisited each subsequent release.-->
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<application name="pn" timeStamp="Tue Dec 18 22:53:37 2018">
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@@ -18,7 +18,6 @@ This means code written to parse this file will need to be revisited each subseq
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Binary file not shown.
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